Mentor-Tools für den neuesten 5-nm-FinFET-Prozess und die innovative SoIC-3D-Chip-Stapeltechnik von TSMC zertifiziert
Mentor, a Siemens business, kündigt für mehrere Werkzeuge seiner Calibre-nm- und Analog-FastSPICE- (AFS) Plattformen die Zertifizierung für die 5-nm-FinFET-Prozesstechnologie von TSMC an. Darüber hinaus unterstützt das Unternehmen mit seinem Referenz-Flow die innovative System-on-Integrated-Chips (TSMC-SoIC) Multi-Chip-3D-Stapeltechnik von TSMC.

„Mentor bietet neue Funktionen und Lösungen für die fortschrittlichste Prozesstechnologie von TSMC. Das Unternehmen hat damit seine Bedeutung für unser Ökosystem noch einmal erhöht“, kommentiert Suk Lee, Senior Director, Design Infrastructure Management Division, TSMC. „Das Zusammenspiel der Mentor-Tools mit dem branchenführenden Prozess von TSMC ermöglicht es unseren Kunden, ihre Halbleiter-Innovationen schnell in wachstumsstarke Märkte wie intelligente mobile Anwendungen und Hochleistungs-Applikationen einzuführen.“

Optimierte Mentor-Tools für TSMCs 5-nm-FinFET-Prozess

Zur Zertifizierung seiner Calibre nmDRC, Calibre nmLVS, Calibre YieldEnhancer, Calibre PERC und AFS Plattform Software für den 5-nm-FinFET-Prozess hat Mentor eng mit TSMC zusammengearbeitet. So wurde beispielsweise Mentors Calibre-PERC-Software zur Zuverlässigkeitsprüfung an die 5-nm-FinFET-Technologie von TSMC angepasst. Die Software erhöht die Zuverlässigkeit eines Produkts, indem sie Leckstromprüfungen des vollständigen Chip-Designs ermöglicht. Mit Hilfe dieser Prüfungen vermeiden Anwender übermäßige Leckströme und realisieren ein optimales Design.

Durch die Zertifizierung von Mentors AFS-Plattform für TSMCs fortschrittlichsten Prozess können Mentor-Kunden, die Analog-, Mixed-Signal- und HF-Designs verwenden, ihre Chips zuverlässig auf dem 5-nmFinFET-Prozess verifizieren.

Erweiterte Mentor-Tools für die SoIC-3D-Chip-Stapeltechnik von TSMC

Zur Unterstützung der SoIC-Technologie von TSMC hat Mentor den Referenz-Flow für wesentliche Elemente seiner Calibre-nmPlatform- und Xpedition-IC-Packaging-Design-Flow-Software erweitert. Die innovative SoIC-Technologie gestattet das Stapeln mehrerer Chips im Chip-on-Wafer-Bonding-Verfahren. Sie bietet eine Bonding-Struktur ohne Lothügel (Bumps), die eine bessere Performance ermöglicht. Mentor unterstützt TSMCs Chip-Stapeltechnologie mit zahlreichen Tools. Dazu gehören die Xpedition-Substrate-Integrator- (XSI) Software für die Entwurfsplanung und das Netzlistenmanagement, Calibre-3DSTACK-Tools für die physikalische Verifikation und die Calibre-xACT-Lösung für die parasitäre Extraktion zwischen den Dies. Zudem bietet Mentor die Möglichkeit, Ergebnisse der Calibre-3DSTACK-Tools in XSI zu überprüfen. Auf diese Weise lassen sich die Debug- und Iterationszeiten erheblich verkürzen.

„Mentor freut sich über die Zusammenarbeit mit TSMC. Wir werden auch weiterhin innovative Technologien anbieten, mit denen unsere Kunden viele der weltweit fortschrittlichsten ICs auf den Markt bringen können“, kommentiert Joe Sawicki, Executive Vice President für das IC-Segment von Mentor. „TSMC und Mentor stellen den Kunden mit ihren Lösungen mehrere Designoptionen zur Auswahl, um rasch ICs zu entwickeln, die den Unterschied in schnell wachsenden, hart umkämpften Märkten machen.“
Mentor Graphics Corporation, a Siemens business, gehört zu den weltweit führenden Unternehmen, die Software- und Hardwarelösungen für die Entwicklung elektronischer Schaltungen anbieten. Zu Mentors Portfolio gehören Produkte, Beratungs- und ausgezeichnete Supportdienstleistungen für die weltweit erfolgreichsten Elektronik-, Halbleiter- und Systemhersteller. Weitere Informationen unter: www.mentor.com

Eine Liste der relevanten Siemens-Marken gibt es unter:
https://www.plm.automation.siemens.com/global/en/legal/trademarks.html
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» Mentor
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» Presse-Information
Datum: 06.05.2019 11:15
Nummer: TSMC Tech Symposium 5nm -7nm SoIC DE
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